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电磁兼容和高速数字电路设计
点击次数:95 更新时间:2024-04-24
  1.概述
 
  如今,许多硬件系统设计中最重要的因素就是速度问题。设计高速系统并不仅仅需要高速元件,更需要仔细的设计方案。由于快速的跳变速度会引起噪声、信号反射、串扰、地弹等,设计时要注意,如果不加抑制的话,会严重损害系统的性能。
 
  本讲讲述了使用PCB板设计高速系统的一般原则,包括:
 
  ■电源完整性设计
 
  ■信号完整性设计
 
  ■传输线及其相关设计准则;
 
  ■匹配阻抗和评估终端负载方案;
 
  ■最小化平行线之间的串扰;
 
  ■电磁干扰抑制;
 
  ■减小地弹效应等。
 
  2 .电源完整性(PI)设计
 
  设计高速系统板时需要考虑的重要问题就是电源的分割与滤波。对一个无噪声系统来说,它必须有一个无噪声的电源分割网络。记住,如果想开发一个干净的Vcc, 那么得到一个干净的地就是十分必要的。所有板子和器件的Vcc接在干净均匀分割的电源上可以减小系统噪声。
 
  2.1 电源的分割
 
  2.1.1 电源分割的方法
 
  电源的分割会对系统噪声产生影响。电源总线法或电源平面法可以用来对整个PCB进行电源分割。
 
  通常在两层板的PCB上,分割电源的便宜的方法是使用电源总线,它由两条或更多的宽金属导线组成,这些导线给器件提供Vcc和地信号。导线的宽度越宽越好但受PCB的密度的限制。电源总线有明显的直流电阻,当到达总线上的最后一个元件时Vcc可能已经产生了0.5V的压降。
 
  另一种方法是使用电源平面分割电源。在多层板的PCB上,电源平面由两层或更多的金属平面组成,它们给器件提供Vcc和地信号。因为电源平面覆盖了整个PCB,它的直流电阻非常小。电源平面保持Vcc的电平,将其平均分配给所有的器件,并给PCB提供很高的供电能力,噪声防护,和逻辑信号保护。
 
  两种方法如图1所示
 
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1.2 电源分割的影响
 
  (1).电源网络的阻抗
 
  让我们考虑一块+5V 电源的电路板,我们的目的是给位于板子上每一个设备管脚提供正好是+5V 的电压,不管这些设备管脚在板子上与电源的距离如何。再进一步,每个管脚上的电压应该是没有线噪声(Line noise)的。
 
  具有这些性质的电源表现为一个理想电压源(图2a),它的阻抗为零。零阻抗可以保证负载与电压源恰好相等。它还意味着噪音信号将被吸收,因为噪音发生器有最小阻抗的极限。当然,这只是个理想条件。
 
  图2b 画出的是一个真正的电源,它有一定的以电阻,电感或者电容形式存在的阻抗。它们分布在整个电源分配系统中。因为有了阻抗,噪音信号也加入了电压中。
 
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图2 a)理想的电源 b)实际的电源
 
  我们的设计目的是尽可能减小网络中的阻抗,一般来说,电源平面法较之电源总线法有着比较好的阻抗特征。带有同样多设备的系统,电源平面上的阻抗只是电源总线系统上的阻抗的一个零头。在总线上,电流被限制在总线的路线上。每个高速设备产生的线路噪声都将被带入这条线路中其他的设备。电源平面系统中,电流不受线路控制,分布在整个层上。由于整体阻抗小,电源平面系统比总线系统的噪声更小。
 
  (2).电源网络作为信号回路
 
  电源网络另一个功能就是它可以为系统所有的信号提供一个回路,无论信号是否在板内产生。这样的设计可以削弱很多高速噪声问题的产生。
 
  高速系统设计最重要的部分之一就是在信号跳变时产生的能量的处理。每次信号跳变时都会产生AC电流。电流需要一个闭合回路。如图3所示,回路可以由Vcc 提供或者地线提供。
 
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图3 板子上信号电流回路:a)通过Vcc b)通过地 c)等效AC 路径
 
  电流环路产生电感,可以将其看作一个单圈电感。它会增强振铃,串扰和辐射。电流环路电感及其带来的问题随着环路的大小增大而增大。为减小这些问题,需要减小环路的尺寸。
 
  AC 返回信号可以取路于整个板面,但是实际上会取最小阻抗的路线。阻抗包括电感和电容。金属的阻抗很小;所以阻抗主要来自于电感。由于阻抗随着电感的增大而增大,阻抗最小的路线也就是电感最小的路线。
 
  如果信号线由A到B随机挑选路径,自然回路不一定是一条直线,而是具有最小的阻抗的路径。如图4所示,将一条信号线与其返回路径远离,则其相应的电感也会增大。若希望路线具有最小阻抗,则需要将信号返回线靠近信号线。如果可能,将返回线尽量靠近信号线,可以得到最小的环路。
 
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图4 当信号与回路断开导致电感增加
 
  一个电源总线有着固定的线路。信号回路必须跟从这条线路,无论是否是最佳的路线。信号线尽量靠近电源总线布置而且尽量取最小环路尺寸。
 
  电源平面并没有对电流施加天然的限制。于是返回信号可以取道最小阻抗的线路,也就是距离信号线最近的线路。这也就会产生最小的电流回路,这正是高速系统需要的解决方案。
 
  1.3 电源分割的原则
 
  (1).当心电源层割缝
 
  尽管电源平面方案比总线方案更优,但是设计者的失误仍然可能使得这些优越性丧失。自然线路上的任何一个断点都会使得电流绕道而行,这样不仅回路的尺寸变大,而且边缘部分被所有的信号共用,会产生串扰,如图5。所以请小心地线平面和电源平面上的断点。
 
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图5 电源平面的断缝将导致回路尺寸的增加
 
  (2).充分利用地线电缆
 
  我们现在讨论的回路尺寸问题同样适用于脱离板面的电缆。每个信号都需要有一对电线:一条用于传输信号,一条用于传输返回信号。这两条线应该尽量贴近以减小回路尺寸。图.6a和图6b示范了不正确的结构,而图6c则是正确的结构。
 
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图6 电缆的接法
 
  (3).分离模拟电源平面与数据电源平面
 
  高速模拟系统对数字噪声是很敏感的。比如,放大器可以将跳变噪声放大,几乎像一个尖峰脉冲。在既具有模拟与数字两种功能的板子上,一般这两种电源是需要分开的;两个平面在供电处连在一起。对于同时使用两种(模拟和数字)电源的器件来说,这种方法会导致一些问题(比如DAC和电压比较器)。信号线必须跨过平面边界。这些边界迫使回路在回到驱动之前,先回到电源。在平面之间放置跳线可以很好的解决问题(图7)。跳线在边界处为返回信号提供了桥梁;也使得回路的尺寸减小。
 
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图7 模拟数字电源之间的信号回路
 
  当我们使用分离的电源平面的时候,不要将数字电路的电源平面与模拟电路的电源平面重叠。将数字电路的电源平面与模拟电路的电源平面分开的目的是将数字电路与模拟电路分开。如果板平面交叠,平面之间会产生电容耦合,会损害电路的分离性。
 
  (4).隔开敏感元件
 
  有些设备,比如锁相电路,对噪声非常敏感。它们需要更高级别的隔离。在电源平面上沿设备周围腐蚀出马蹄形可以达到很好的隔离效果(图8),所有进出该设备的信号都由马蹄形一端的窄小通路传输。电源平面上电流噪声将会绕过马蹄形地带,不会靠近敏感元件。
 
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图8 马蹄形隔离区域
 
  使用这个技术的时候,要保证其他所有信号都绕开了隔离的部分。否则,这些线路会产生本项技术原本希望避免的噪声。
 
  (5).将电源总线靠近信号线
 
  有时候,设计者不得不使用双层板,不能使用电源平面而要用电源总线。即使如此,将电源总线靠近信号线也同样能够减小回路的尺寸。地线总线应该跟随着板子另一面的最敏感的那条信号线(图9)。这样,这条信号线的回路尺寸和使用电源平面的信号线回路尺寸是一样的。
 
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图9 用电源总线分割提供优化的信号回路路径
 
  2.2 电源的滤波
 
  2.2.1 电源滤波的方法
 
  仅仅电源平面系统无法减小线路噪声。由于不论使用怎样的电源分配方案,整个系统都会产生足够导致问题发生的噪声,额外的过滤措施是必需的。这一任务由旁路电容完成。一般来说,一个10uF-100uF 的电容将被放在系统的电源接入端,板上每个设备的电源脚与地线脚之间应放置一个0.01uF-0.1uF 的电容。
 
  为消除电源引起的低频噪声(<1kHz),需滤除电源线上连接到PCB和各个器件的点上的噪声,可在靠近电源线接入PCB的位置放置一个100uF的电解电容。如果使用基准电压源,将电容紧接着放在向器件提供Vcc信号的最后一级之后。电容不仅可以滤除电源上的低频噪声,还能在当电路中很多输出同时切换的时候提供额外的电流。
 
  另一个滤除电源噪声的方法是和电源串接一个零阻值的能承受足够大电流的表贴磁珠。磁珠后面再放置一个10uF到100uF的旁路电容(如图10)。如果设计中采用合适的终端负载,布局,和滤波可以不需要使用磁珠,这时用一个0Ω电阻替代磁珠的位置。
 
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图10 用磁珠滤除噪声
 
  PCB板上的元件也会增加电源线的高频噪声。为滤除器件上的高频噪声,建议在尽可能靠近每一对Vcc和地的地方放置解藕电容。
 
  平行放置电源和地平面并在中间用绝缘物质隔开提供了另一种旁路电容。这些平行的平面减少了与电源相关的高频噪声,因为这种电容没有等效串联电阻和电感。
 
  2.2.2 旁路电容的选择
 
  由于我们的目的是过滤掉电源供应中的AC成分,所以电容似乎越大越好,最大限度的减小了阻抗。但是,这样想没有考虑到现实条件的电容并不具有理想条件下的那些特性。理想条件下的电容,如图11a,实际的电容则如图11b。
 
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图10 用磁珠滤除噪声
 
  PCB板上的元件也会增加电源线的高频噪声。为滤除器件上的高频噪声,建议在尽可能靠近每一对Vcc和地的地方放置解藕电容。
 
  平行放置电源和地平面并在中间用绝缘物质隔开提供了另一种旁路电容。这些平行的平面减少了与电源相关的高频噪声,因为这种电容没有等效串联电阻和电感。
 
  2.2.2 旁路电容的选择
 
  由于我们的目的是过滤掉电源供应中的AC成分,所以电容似乎越大越好,最大限度的减小了阻抗。但是,这样想没有考虑到现实条件的电容并不具有理想条件下的那些特性。理想条件下的电容,如图11a,实际的电容则如图11b。
 
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图11 电容模型
 
  电阻和电感是由组成电容的金属板和石墨板造成的。由于它们寄生于电容,于是被称为等效串联电阻(ESR)和等效串联电感(ESL),这样电容就构成一个谐振电路,其中:
 
  由图12a看出,在小于fR的时候,它是电容性的,而大于fR的时候,它是电感性的。因此,电容器更像一个带通滤波器,而不是一个高通滤波器。
 
  ESL,ESR决定于制造电容的绝缘材料和电容构造,而不是电容的大小。想要降低高频噪声,凭借相同种类的大电容是无法解决的。在低于一个小电容的fR的时候,一个大电容的阻抗比这个小电容的阻抗要小,但是当高于fR的时候,ESL占据了主导,这时候大电容与小电容的阻抗没有区别(图3.12b)。因为仅仅电容值改变了,除非电容的构造改变,否则ESL不会改变。若要过滤高频,必须用一个ESL低的电容替换当前的电容。
 
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图12 频率与电容阻抗的关系
 
  为了不同的频率及应用,有不同种类的电容可供选择,下表给出一些种类的介绍:
 
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  低ESL电容通常由非铁磁材料制成,有较小的电压-电容乘积。所以,制造具有实用的击穿电压的大电容是很困难的。不过,由于较好的过滤特性,大值电容可能并不需要。图13比较了一个C0G型号0.01uF的电容和一个另外种类0.1uF的电容。我们发现0.01uF电容在频率高时过滤得更好。
 
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图13 几种电容的滤波效果
 
  电容的图表向我们显示,每种电容都有一个有限的频率有效范围。一个系统既有低频噪声,又有高频噪声,为此,我们希望能够将频率范围扩大。为实现这一目的,我们可以将一个高电容,低ESL的设备与一个低电容,极低ESL的设备并联。图14显示这样做可以显著提高有效过滤频率范围。
 
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图14 两个电容并联的频率响应
 
  2.2.3 旁路电容的放置
 
  选择好过滤电容之后,需要将它们放置到板子上。图15a描述低速板放置电容的一般标准。电容应放在接近设备的顶部以保证其有效性。虽然画图很简单,但是这样并不能提供最快的系统性能。我们注意到Vcc电容很接近芯片接Vcc的位置,但是接地端却很远。因为噪声在一个电源平面上并不是均衡的,电容并不过滤芯片导线产生的噪声;它只过滤芯片附近的噪声。为达到良好的性能,应该使芯片与电容在同一点上接Vcc和接地。因为电容的尺寸与芯片的尺寸是不同的,所以有必要从Vcc和地线接入点分别引两条线到电容器。如图15b。这些“延长导线”放在无电源平面上,而且越短越好。通常,最好将电容放在板子的正对面,芯片的正下方。一个表贴芯片放在那里可以得到很好的工作效果。
 
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图15 放置旁路电容的位置
 
  注意:从电容到电源管脚布下的“延长导线”可能占用了原本用来布信号线的位置。但是,现在就在信号线布线上花费一些额外的精力可以减少以后为减小噪声需要做的工作。
 
  2.3 地弹
 
  当数字器件变得更快,它们的输出状态改变时间减少了。更快的变化时间导致当输出对负载电容放电时会有更大的电流。当一个器件的许多输出同时从逻辑高变为逻辑低时所产生的这个更大的电流,就会在板级导致一种称为地弹的现象。
 
  很多因素作用于地弹,所以没有一种标准的测试方法能够预测所有可能的PCB环境中地弹的大小。决定每种条件下每种器件对地弹的相关贡献只有通过对该器件在该条件下的测试才能得出。在可编程逻辑器件中,负载电容,插座的电感和变化的输出的数量是影响地弹的主要条件。
 
  (1) 可编程逻辑器件的设计参考
 
  建议以下设计方法来减小地弹:
 
  ■尽可能给每一对Vcc/Gnd加上解藕电容。
 
  ■将解藕电容放置在尽可能靠近器件的电源和地管脚的地方。
 
  ■在计数器的输出上加额外的缓存来最小化器件管脚上的负载。
 
  ■将未使用的I/O管脚配置成输出管脚并置为低。这种配置提供一个      虚地,将这个■输出低的管脚连到GNDINT和/或板子的地平面上。
 
  ■如果速度并不是很关键的情况下,设计中打开慢速摆率逻辑选项。
 
  ■为限制负载的电容,可以使用如74244总线驱动等的外部器件作负  载的缓冲,也可以■减少驱动总线的器件的数量。
 
  ■尽可能不使用插座。
 
  ■减少会同时改变状态的输出的数量和/或将它们均匀的分配到整个器件上。
 
  ■将变化的输出移到靠近封装上的地管脚的位置。
 
  ■在变化的输出旁编程输出一个地。
 
  ■不使用上拉电阻或使用下拉电阻。
 
  ■使用可提供独立Vcc和地平面的多层PCB板。
 
  ■给每个变化的输出串联一个10到30Ω的电阻来限制流入每个输出的电流。
 
  ■使用同步的设计,可以不受暂时变化的管脚的影响。
 
  ■绑定管脚时尽量不要让输出的管脚集中在一起。
 
  ■将电源与地管脚放在一起,由于电流在电源和地管脚中的方向是相反的,这种互感会减小总的电感。
 
  ■使用大一些的过孔将电容的焊盘连接到电源和地平面上,可最小化解藕电容上的电感。
 
  ■使用短且粗的导线连接过孔和电容的焊盘或将过孔放在电容的焊盘边上。如FIgure9。
 
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■使用表贴电容来最小化导线电感。
 
  ■使用低等效串联电阻(ESR)的电容,ESR<400mΩ。
 
  ■每个地管脚和过孔都要单独接到地平面上。
 
  ■为增加板上的额外电容,建议在电源(Vcc)平面相邻放置一块地平面。这种放置没有导■线电感和ESR,两层之间绝缘体的厚度应该约为5mils。
 
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(2) 分析地弹
 
  Figure10所示是一个简单的分析地弹的模型。器件驱动的外部元件等效为器件的电容负载(C1 to Cn)。这些电容负载储存了由以下公式决定的电荷:
 
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这样一来,当电压和/或负载电容增加时电量也会增加。
 
  一个器件的环境和地通路本身具有电感(如图10所示的L1,L2和L3)。L1是器件的管芯到其封装管脚的连线和管脚本身的电感。L2是器件的地管脚到PCB的连接结构产生的电感,当器件是通过插座连接到PCB时这种电感是最大的。L3是器件到PCB电源供电的参考地处的PCB导线的电感。
 
  当多个输出从高变低时会产生地弹。这种变化会使存储在负载电容中的电荷流入器件。瞬时的电流(di/dt)经过电感(L)从器件流出到板子的地,产生了一个由等式
 
  决定的电压(V)。这个板子地和器件地之间的压差导致低电平或不变的输出的相应地电平暂时的升高或反弹。尽管瞬时的电流是短暂的,反弹的量却足够大能触发PCB上的其他器件。如图:
 
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  在同步的设计中,地弹较少会造成问题因为在下一个时钟沿之前,同步的输出有足够的时间稳定。而且同步电路不容易被不变的输出上的尖峰电压误触发。
 
  变化的输出和不变的输出上的电容负载对地弹的作用是不同的。
 
  (3) 变化的输出
 
  当变化的输出上的电容负载增加,电荷的数量也增加了,这又增加了地弹的幅度。依赖于器件,地弹随着电容负载增加直到每个输出上的负载近似于100pF。在这个值上,器件的输出缓冲达到了它最大负载电流的能力,电感的因素将占主导地位。
 
  一种降低电容负载既地弹的方法是将器件的变化的输出接到一个总线驱动的集成电路(IC)上。该IC的输出再来驱动大的电容负载,这样减小器件的负载并最小化地弹。
 
  有些总线应用使用上拉电阻来给总线上一个缺省的高电平。这些电阻使负载电容充到最高电压,也导致了更高的地弹。当在设计中考虑地弹时要避免使用上拉电阻,或设计可以使用下拉电阻的总线逻辑。
 
  变化的输出的数量也作用于地弹。当数量增加时,存储的总电荷也增加。总的电荷等于每个变化的输出存储的电荷的和。所以当变化的输出的数量增加时电流也增加了。每增加一个变化的输出,地弹能增加大约40到50mV。
 
  为消除这种影响,一般器件提供多对Vcc和GND管脚。将变化的输出靠近地管脚和将同时变化的输出分配到整个器件上可以减小地弹。
 
  除了放置变化的管脚靠近地管脚外,还可在设计中把管脚设置成输出并用地电平驱动建立一个可编程的地。将这个管脚连接到板子的地上,器件的地就多了一个到板子地的连接,这样也能帮助减小地弹。
 
  许多器件的输出驱动有摆率的选项。打开所有或大部分驱动的慢速摆率选项降低了驱动的速度,减小了di/dt和地弹。
 
  为进一步减小地弹,在设计中限制同时变化的输出的数量。如计数器,使用格雷码替换标准的顺序二进制编码,这样每次只有一个比特发生变化。
 
  在非常的情况下,在一个高速逻辑器件的每个变化的输出上串联一个电阻(10Ω到30Ω)可以限制流入每个输出的电流,这样就将地弹减小到一个可以被接受的程度。
 
  (4) 不变的输出
 
  不变的输出上增加的电容负载如同一个低通滤波器并能抑制地弹。不变的输出上的电容负载能将地弹减少200到300mV。然而,不变的输出上增加的电容负载会增加其他的不变的输出上的噪声,万一有电容负载的这个管脚变化的话。
 
  (5) 最小化引线电感
 
  如图10所示,插座的使用和PCB导线的长度是L2的两个基本元素。插座能导致地弹电压增加将近100%,不使用插座能减小PCB上的地弹。PCB导线的长度与插座相比对地弹的影响要小的多。对有地平面的PCB,器件和系统中其他器件PCB上的参考地之间的PCB导线的电感(L3)上的压降是微不足道的,因为L3远小于L2。一条3-inch的导线上的电感会增加一个不变的输出上的地弹大约100mV,所以要保持导线最短,因为导线越长,传输线效应会导致其他的噪声问题。
 
  使用提供单独的Vcc和地平面的多层PCB板能够减小由PCB导线电感引起的地弹。缆线供电的电源也会增加地弹。为减少不需要的电感,在Vcc管脚和板子的地平面之间尽可能靠近封装管脚的地方使用低电感的旁路电容。需要并联低ESR解耦表贴0.01uF和0.1uF的电容来减小地弹。再并联一个0.001uF的电容可以滤除高频的噪声(>100MHz)。
 
  3 信号完整性(SI)设计
 
  3.1 传输线的定义
 
  控制信号线与AC 地之间的关系的一个优点是信号总是取道阻抗最小的路线。另一个优点是一条信号线上的阻抗是一个常量。这样的信号线被称作“受控阻抗线”,它是板上信号传输的最佳媒质。
 
  但是,如果信号延迟大于跳变时间的一部分时,信号线应被看作一条传输线。一条终接负载不合适的传输线受到反射的影响,反射则会使得信号变形。传输线负载端的信号会振荡(图16),使得系统速度下降。它还会导致时钟错误,损坏系统功能。
 
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图16 传输线的反射信号 a)在驱动端 b)在负载端
 
  因为我们讨论的主要是印刷电路板,可能的信号线种类可以归于两大类:带状线和微带线(图17)。带状线的信号线夹在两层电源平面之间,这样的设计技术可以得到最干净的信号,因为信号线的两面都受到保护。但是,这样的线是隐藏的,想轻易接触到信号线非常困难。微带线则将信号线放在朝外的平面层上。信号线的一端是地线平面。这样的设计技术使得接触信号线变得容易。
 
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图17 带状线和微带线
 
  每种PCB的衬底都有不同的介电常数(),它是一对导体中是绝缘体时的电容与一对真空中的导体的电容的比值。衬底决定了当信号线在多长时要被看作是传输线。下表列出了不同绝缘体的值
 
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  下面的等式给出了每种物质的值是如何决定信号在它上面的传输速度(Vp)的。常数(C)等于3 x 10e8m/s或30cm/ns:
 
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用以下表达式计算一段给定长度(l)的传输延时(tPD):
 
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  当驱动一段线时,根据信号的跳变沿速率是否大于4倍的tPD,把电路分成集中式的和分布式的:
 
  集中式的:
 
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分布式的:
 
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  对分布式电路要建模为具有震荡、过冲和欠冲的传输线。与之相对应的,集中式电路被建模成线上具有相同的电压。有些集中式的系统也存在震荡,尤其是那些带有大电感的比如点对点缆线连接的系统。
 
  一个器件的信号在上升沿的跳变速度是器件电容的函数,可以用器件的容性负载来估计该信号的跳变速度。一般器件的数据手册中包括输出驱动特性曲线图,显示了输出驱动的电压/电流关系。根据这张图可以得出信号在上升沿的跳变速度以电容为函数的计算等式。图18显示了一个器件的输出驱动特性,可以用来得出信号的跳变速度。
 
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图18 输出驱动特性
 
  由IOL曲线所表示的下降沿有更陡的跳变速度,更易受传输线效应的影响。在IOL的最大值的10%到90%之间的曲线接近于线性,以下等式可估算IOL值:
 
  IOL = 0.06VO
 
  以时间(t)为函数的电容充电等式如下:
 
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将以上等式用IOL替换得到以下等式:
 
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归一化并解从10%到90%的积分得到下降沿的信号跳变速度(tF)的等式:
 
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为计算输出延时,先得出给定负载时的下降时间。在35-pF的负载下,下降时间是:
 
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tPD是线的长度(l)除以速度(VP):
 
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通过以下等式可解出l,就可计算出多长的线要被看作是传输线:
 
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  例如当使用这个器件通过大于5.07cm的线驱动35-pF的负载,需要看成是传输线。由图18的曲线估算IOL有更快的跳变速度,所以也更容易有传输线效应。当然如果IOH有更快的跳变速度,它会更敏感,它的线性近似会被用来计算l。
 
  3.2 信号反射与终端负载匹配
 
  源产生的信号能量是由Z0决定的。即使线路本身好像是一个阻抗,但是它并不消耗能量。信号能量必须由负载阻抗(ZL)消耗,如图3.19。
 
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图19 信号线的负载
 
  如果希望得到从源到负载的最大传输能量,则希望源阻抗与负载阻抗相等。也就是说要传输给ZL全部信号,ZL必须与Z0相等。如果它们不相等,则有一部分能量将损耗,另外还有一部分回成为反射返回源。源发生器将调整输出,以便补偿“新”负载。负载端的信号波形可以被认为是原来产生的信号和后来负载产生的反射信号之和。波形的形状依赖于负载阻抗与传输线阻抗的失调程度,以及信号跳变时间(tR)与传播延迟时间的比率(tPD),tR/tPD。如果跳变时间远远大于延迟时间,那么当反射到达源的时候,原来的信号仅仅被改变了一点点。源发生器能够补偿“新”负载并且传输正确的信号,仅仅有一点点信号干扰。因此负载端信号仅仅有一点点过冲。
 
  如果线路的传输延迟很长,反射在信号改变了一个较大的百分数之后已经回到了源,那么源发生器必须改变一个比较大的量去补偿负载。负载又会反射新的变化,导致了振荡(图16)。过冲的量和信号线的长度成比例,如果信号线延迟时间等于跳变时间,在这种情况下,过冲和原传输相等,将跳变摆幅增大一倍。
 
  如果信号线的长度已经足以使其被认为是一条传输线,反射信号的大小将依赖于Z0与ZL的差。衡量反射信号占原信号的百分数的值被称为反射系数(KR)。等于:
 
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  负载的阻抗一般都比线上的阻抗高很多,线上的阻抗又比源端的阻抗高。在一根不匹配的传输线上,信号在负载反射100%在源端反射大约80%,来回反射直到消失。为减小信号反射,要使ZL=Z0。
 
  有两种终接方案:将ZL减小到Z0以消除反射;或者将ZS增大到ZL以消除二次反射
 
  (1).简单并联终端负载
 
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  在简单并联终端负载方案中,端接电阻(RT)等于导线的阻抗。端接电阻必须尽可能的靠近负载放置以生效。
 
  (2).Thevenin并联终端负载
 
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  一种可选的并联端接方案是使用Thevenin电压分割。端接电阻分为R1和R2,它们的并联等于导线阻抗。尽管这个方案减小了从源器件吸收的电流,却增加了电源的电流因为电阻接在Vcc和地之间。
 
  (3).活动并联终端负载
 
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  在活动并联端接方案中,端接电阻(RT = Z0)接在偏置电压(VBIAS)上。偏置电压是能给高低电平的信号提供电流的输出驱动。当然这个方案需要一个独立的电压源能根据输出的变化吸收或提供电流。
 
  (4).串联RC并联终端负载
 
电磁兼容和高速数字电路设计
  在串联RC并联端接方案中,端接阻抗是一个电阻和一个电容。端接电阻(RT)等于Z0;电容要大于100pF。电容隔低频信号通高频信号,这样RT上的直流负载效应就不会对驱动产生影响。
 
  (5).串联终端负载
 
电磁兼容和高速数字电路设计
  不同于在负载处匹配阻抗,串联端接方案在信号源端匹配阻抗。因为器件的输出阻抗低,所以要串联阻抗来匹配信号源端与导线的阻抗。
 
  在不匹配的导线上,源端会减弱反射。串联端接可以削弱二次反射。导线的阻抗根据负载的分布变化,所以一个阻值不能适应所有的情况,建议使用33Ω的串联电阻。这种方法只需要一个元件在源端不用在每个负载上用多个元件,但因为它增加了RC时间常数所以对信号有延时。
 
  (6).差分终端负载
 
电磁兼容和高速数字电路设计
  差分信号I/O标准需要在接收器件的信号之间有端接电阻,该电阻要与总线的差分负载阻抗匹配(典型值100Ω)。
 
  3.3 串扰
 
  串扰是平行的导线上信号的耦合,共有两种串扰:前向(容性)和后向(感性)。图20所示是以平行的距离为函数的每种串扰的效应。
 
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图.20 串扰的效应
 
  前向的串扰比后向串扰小。在前向串扰中,两条长的平行导线之间产生互容,一条导线上的电压的变化对另一条导线产生一个容性的影响。这个影响表现为像从原来的电压变化上派生出来的一个小的正脉冲。
 
  当一条导线的磁场在相邻导线上产生一个信号时就发生了后向串扰。在逻辑系统中,当信号是变化的或非静止的,导线上的电流很大。变化的电流产生的磁场导致了瞬时的耦合。
 
  当两条或更多的导线相互平行走一段距离并减小分隔距离,串扰会增加。如图21所示,两条导线的中心距离至少要是导线宽度的4倍。
 
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图21 分隔导线减小串扰
 
  除了线距,减小导线到地平面的距离到10mils以下也减少串扰。图3.22所示是不同距地平面的高度对导线之间耦合的影响。绝缘物质在减小串扰中也扮演重要的角色,低绝缘物质能帮助减少导线和地平面之间的厚度。
 
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图22 距地平面的高度对串扰的影响
 
  对电感性干扰,尽量减小环路大小,尽可能消除环路,避免出现共用信号回路的情况。
 
  3.4 信号线布线
 
  信号线布线要避免不连续点,即信号线上阻抗突然改变的点,它们会造成反射。计算KR的公式在这里也同样适用。不连续点可能发生在板子上导线尖锐的拐弯或过孔处。
 
  在走线的拐弯处,交叉的阴影增加导致Z0减小。如图23那样割掉线路有可能弥补拐弯,应该选择所得斜边等于原来线路宽度的切线。这样使得交叉阴影的三角区最小,不连续点也最小。用两条45度角的拐弯使用了同样的理论,是平滑拐弯的一般办法。光滑的圆弧是理想的解决方案,但是用一般的工具很难实现。
 
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图23 减少不连续点
 
  过孔将信号输送到板子的另一侧(图24)。板间的垂直金属部分是不可控的阻抗,这样的部分越多,线上不可控阻抗的总量就越大。这会增大反射。还有,从水平方向变为垂直方向的90度的拐弯本身是一个不连续点,会产生反射。如果这样的过孔不能避免,那么尽量减少它的出现。
 
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图24 a)过多的过孔 b)改进的方案
 
  注意,信号线从外层变为内层(或者反之)会使得阻抗改变,因为设计已经从带状线变成了微带线(或者反之)。尽管从理论上我们可以改变几何形状来补偿使得阻抗保持不变,但是实际上很难实现。好的办法就是将内部信号线留在内部,而外部信号线留在外部。
 
  1).时钟信号布线
 
  考虑布线技巧可以较大化时钟传输线的信号质量,对时钟信号使用以下布线技巧:
 
  避免使用曲折的走线,时钟信号线要尽可能的直。
 
  避免时钟信号在多层中走线。
 
  避免在时钟信号线上打过孔,过孔会导致阻抗的变化和反射。
 
  对时钟信号用微带线布线(最好在顶层),可以尽可能少使用过孔和降低延时,因为空气是绝缘体并有低的介电常数(Er = 1)。
 
  在外层下放置地平面来最小化噪声。如果在中间层布时钟信号线,将这层用地平面夹在中间以减小延时。
 
  注意对时钟信号的终端负载匹配。
 
  (2).差分信号布线
 
  为保证信号传输质量,在PCB设计中考虑使用差分信号布线技术,如下:
 
  使D > 2S来最小化串扰,如图24。
 
电磁兼容和高速数字电路设计
图24 差分线布线
 
  为保证最小的反射,布线时将两条差分信号线尽可能的靠近彼此。
 
  在布线的整个路径,保证两条差分信号线之间的距离恒定。
 
  保证两条差分信号线的长度相等,可以最小化相位的偏差。
 
  为最小化阻抗不匹配和电感,避免使用过孔。
 
  4 电磁兼容(EMC)设计
 
  4.1 接地
 
  (1) 接地的原因
 
  大多数产品都要求接地。虽然接地可以是真正接地、隔离或浮地,但接地结构必须存在。接地经常与为信号提供电流回路相混淆。实际中,只有部分接地问题是与PCB有关的。这些问题归结为在模拟及数字电路之间提供参考连接以及在PCB的地层和金属外壳之间提供高频连接。
 
  接地,尽管可能是设计中最重要的方面,但是很多工程师对此仍几乎不理解。这个问题并不容易直观理解,而且通常不允许直接定义,建模或分析,因为有许多无法控制的因素影响其性能。每一个电路最终都要有一个参考接地源,这是无法选择的事实。所以电路设计之初就应该首先考虑到接地设计。我们不能假设因为接地系统存在,例如有金属外壳,就能达到最佳性能。如果在设计过程中没有考虑接地问题,预期性能并不容易达到。
 
  接地是使不希望的噪声干扰极小化并对电路进行划分的一重要方法。适当应用PCB的接地方法及电缆屏蔽将避免许多噪声问题。设计良好的接地系统的一个优点就是以很低的成本防止不希望有的干扰及发射。
 
  (2) 接地的概念
 
  理论上我们将大地当作一个等势体,作为零电位,我们由于功能的考虑、保护的考虑要将一些设备的某些部分与大地连接起来,这就是接地。一般来说,接地按作用分一般分为安全地和信号电压参考地。
 
  安全地
 
  通过一个低阻抗通路连接到大地的接地方式,定义为安全地。为防止人、畜或设备因电击造成伤亡或损坏而进行的接地。安全地使外部导电表面上的电位差很小或几乎没有。我们采用的减小电位差的导体越多,电击的机会甚至伤亡的危险就越少。接地连接越多,伤害操作人员的机会就越少。分为以下几种:
 
  1).外露导电部分接地。将电气设备的外露导电部分进行接地,使其处于地电位,一旦电气设备带电部分的绝缘损坏时,可以减轻或消除电击危害。通常外露导电部分就是电气设备的金属外壳,所以这种接地也称为外壳接地。
 
  2).装置外导电部分接地。将非电气设备的导电部分,例如机械设备的外壳、建筑物的金属结构、金属管线等进行接地或连接到接地干线或相互连接进行等电位措施,以减少电击的危害。
 
  3).防雷接地。为了消除或减轻雷电危害而将雷电电流导入大地的接地。
 
  4).防静电接地。将静电导人大地防止其危害的接地。
 
  信号电压参考地
 
  信号电压参考地为电气系统所有部分提供一个公共的参考点。为了保证电气系统及电气设备的正常运行,实现其可靠性及固有性能的接地。对信号参考来讲,电位差的典型值必须小于几毫伏。信号电压参考的实施,接地连接的数目及其位置必须加以仔细选择。分为以下几种:
 
  1).工作接地。根据系统运行的需要进行的接地,例如中性点接地,这个接地系统通常有电流通过。三相四线制的零线在供电变压器端是接在这个接地点上的,保护接零也属于这种接地。
 
  2).逻辑接地。造成一个等电位点或等电位面作为电子电路的公共电位参考点,仅是逻辑上的接地,不一定是大地零电位。如一些设备的热底板。
 
  3).电磁兼容接地。为防止寄生电容回授或形成噪声电压而进行的屏蔽接地,出于电磁兼容设计而要求的接地,包括:
 
  屏蔽接地:为了防止电路之间由于寄生电容存在产生相互干扰、电路辐射电场或对外界电场敏感,必须进行必要的隔离和屏蔽,这些隔离和屏蔽的金属必须接地。
 
  滤波器接地:滤波器中一般都包含信号线或电源线到地的旁路电容,当滤波器不接地时,这些电容就处于悬浮状态,起不到旁路的作用。
 
  噪声和干扰抑制:对内部噪声和外部干扰的控制需要设备或系统上的许多点与地相连,从而为干扰信号提供“最低阻抗”通道。
 
  有关接地存在共同的误解,大多数认为接地提供了电流的回路,好的接地能减小电流噪声。这一观念导致许多人假设我们通常可以通过建筑物的主体接地结构将RF噪声电流导入大地中。如果我们讨论的是安全地,这是有效的,但对信号电压参考地并非如此。
 
  电流需要一个返回路径以形成闭环。我们通常仅考虑AC或DC供电电流而非RF电流。尽管RF回路是强制性的,但它不必处于地电位。自由空间不是处于地电位的。模拟地与数字地或机壳地相隔离,以防干扰敏感电路。并非系统中的所有电流都要求安全地或信号电压参考。例如:低压电池供电的设备就不要求任何外部安全接地,因为无电击危险存在。
 
  为保证系统工作在所规定的设计要求之内,信号地可能不与电流回路相同。信号电流除非在一定条件,否则不应该在接地导体上流动。无论什么样的应用,对安全接地及信号参考,我们必须减小电路之间的地电位差,或者避免有电位差。
 
  (3) 接地的方法
 
  a).单点接地
 
电磁兼容和高速数字电路设计
  单点接地连接是指在产品的设计中,接地线路与单独一个参考点相连。这种严格的接地设置的目的是为了防止来自两个不同子系统(有不同的参考电平)中的电流与射频电流经过同样的返回路径,从而导致共阻抗耦合。
 
  当元件、电路、互连等都工作在1MHz或更低的频率范围内时,采用单点接地技术是好的,这意味着分布传输阻抗的影响是极小的。当处于较高频率时,返回路径的电感会变得不可忽视。当频率更高时,电源层和互连走线的阻抗更显著,如果线路长度是信号1/4波长的奇数倍(该波长依据周期信号上升沿速率确定),这些阻抗就可以变得非常大。在电流返回路径中存在有限阻抗,就会产生电压降,随之就产生了不希望有的射频电流。
 
  由于RF时阻抗影响显著,这些走线和接地导体就象环形天线一样工作,辐射能量的大小取决于环路的大小。一个卷曲的环路,不管其形状如何,依然是一个天线。就是由于这个原因,当频率
 
  高于1MHz时通常不再采用单点接地技术。然而,例外是存在的,如果设计工程师意识到这个问题并采用更高专业水平的先进的接地技术。
 
  b) 多点接地
 
电磁兼容和高速数字电路设计
  高频设计时为使接地阻抗最小,机座接地一般要使用多个连接点并将其连接到一个公共参考点上。多点接地之所以能减小射频电流返回路径的阻抗是因为有很多的低阻抗路径并联。低平面阻抗主要是由于电源和接地平板的低电感特性或在机座参考点上附加低阻抗的接地连接。
 
  当在多层PCB中使用低阻抗接地平面,或在PCB与金属机座之间使用底座接地引线时,就像单点接地一样,应让走线(或导线)长度尽量短,以便使引线电感极小化。在甚高频电路中,接地引线的长度必须远小于一英寸。在低频电路中,因为所有电路的地电流流经公共的接地阻抗或接地平面,所以应避免采用多点接地。这个接地平面的公共阻抗可以通过在材料表面采用不同的电镀工艺予以减小。增加这个平板的厚度对减少其阻抗是毫无用处的,因为射频电流只流经其表层。
 
  通用的经验法则是,对于低于1MHz的频率来说,优选单点接地。当频率介于1MHZ和10MHz之间时,即长的跳变沿及低频谱
 
  只有当最长走线或接地引线的长度小于1/20波长时,才可使用单点接地,且假设长边沿效应和低频频谱。每条走线都必须考虑出去。
 
  c)混和接地
 
电磁兼容和高速数字电路设计
  混和接地结构是单点接地和多点接地的复合。在PCB中存在高低频混和频率时,常使用这种结构。有两种混和接地方法。对于电容耦合型电路,在低频时呈现单点接地结构,而在高频时呈现多点接地状态。这是因为电容将高频RF电流分流到了地。这种方法成功的关键在于清楚使用的频率和接地电流的预期流向。
 
  出于安全和低频连接的考虑而把多个接地引线连接到机壳参考地时,使用电感耦合型电路。扼流圈阻碍RF电流进入机壳地,同时允许低频的交流或直流电压以它们各自的0V点为参考。扼流圈为PCB保持内部射频电流,并且使回流通过最低阻抗路径到达单点连接的地,该路径的阻抗远小于扼流圈的阻抗。
 
  在接地拓扑结构中使用电容和电感,使我们能用一种优化设计的方式控制射频电流。通过确定射频电流要通过的路径,可以控制PCB的布线。对射频电流回路缺乏认识可能导致辐射或敏感度方面的问题。
 
  4.2电磁干扰的抑制
 
  1 介绍
 
  一个电子电路的EMC主要由元器件之间的布局和布线决定。每条线上的电流都会在相应的回路上产生一个同样大小的电流,这个电流环路形成了一个能够辐射电磁能量的天线,能量由电流的强度,信号的频率,电流环路的几何面积决定。Figure1显示了一个典型的电路布局上的电流环路:
 
电磁兼容和高速数字电路设计
产生不必要的辐射的线路按程度分成以下几类:
 
  Figure1中的供电环路A-C-D-B和A-E-F-B,系统需要的能量由他们提供。由于电路提供的电量不是恒定的而是依赖它的瞬时状态,系统上每个独立部分的元器件产生的频率都叠加在这些供电环路上。因为供电环路上相对高的阻抗(通常大约100Ω),快速的电流变化不容易被抑制,所以这个功能要靠旁路电阻(CB)来完成。
 
  另外的环路由信号和控制线组成(L-M-F-D和N-Q-P-F)。如果不考虑系统外的线的话,这些线围出的面积通常不大。这些线通常传输高频信号,所以信号和控制线必须考虑。
 
  晶振电路和它外面决定频率的元器件构成的环路G-H-J-K。由于这里一般有最高的频率,设计电路和布线时要特别的注意防止不需要的干扰电压和使天线的等效面积最小。
 
  2 数字电路的性能
 
  了解逻辑电路的几个重要的特性之间的关系有助于精确有效的改善EMC,这些特性由CMOS集成电路(IC)说明。一个例子可以用其他器件的技术帮助解释几个简单的方法改善的效果。
 
  Figure2所示是一个简单的反相器的电路,由N沟道和P沟道晶体管构成。如果一个小于N沟道晶体管的门限电压(VIT-)的电压VI加在输入端,这个晶体管将截止,然而P沟道的晶体管导通。相反的,如果电压VI > VCC ­– VIT+(VIT+是P沟道晶体管的门限电压)加在输入端,N沟道晶体管将导通而P沟道晶体管将截止。在两种情况下,除了可忽略的漏电流外,没有电流流过电路。这也是CMOS电路在静止状态下耗电量极小的原因。
 
电磁兼容和高速数字电路设计
  然而,当一个在两个门限(VIT 和VCC ­– VIT)之间的电压加在反相器的输入端,两个晶体管多少都有些导通,这样的结果是供电电流可观的增加了(如图3)。在这种情况下,HCMOS电路大约增加1mA的电流,而ACOMS电路的电流大约增加5mA。
 
电磁兼容和高速数字电路设计
  因为电路中的输入电流不可能在一个无限短的时间中直接从低跳变到高(或相反),在这期间会产生一个不可忽略的脉冲状的电流峰值(称为尖峰电流)。在输入级,电流强度大约是1mA到5mA(如Figure3)。更严重的是在IC的输出端的现象,由于输出级要驱动连在输出上的负载,这些晶体管都比较大。结果电流的峰值也相应的增加了,HC器件是20mA,AC器件是60mA,脉冲宽度是5ns到10ns。
 
  3 对电源线上的干扰抑制
 
  前面提到的电流峰值是造成电磁干扰的重要原因之一,每次一个输出变化时,一个相应的电流脉冲流过电源线,后面的连接会把它从模块传到中心的供电电源。如果一个IC的输出以一个很高的重复速率切换情况就会更糟,比如处理器和它的存储器之间的连线。
 
  实际中推荐使用一个陶瓷电容(CB=0.1uF)在靠近IC的地方对供电电压解耦,在数字系统中这项技术对于保证在允许的负载变化下供电电压不出现变化是有效的。当然这对电磁干扰的改善是有限的。
 
  为得到更大的改善,首先需要分析整个电路和它的寄生元件。图4所示是一块被检查的电路。两个晶体管(Q1和Q2)是一个IC的输出级,下面将分析它们的特性。到周围电路的连接由LP/RP/CP网络组成,它们是封装的寄生元件,下面是它们的值:
 
  封装引线的电感 LP = 5nH到30nH
 
  封装引线的电容 CP = 1.5pF到3pF
 
  封装引线的电阻 RP = 0.1Ω
 
电磁兼容和高速数字电路设计
  在IC的Vcc和GND供电端,像Figure1所示在直流源上跨接CB,下面的值是从电路板的Vcc源到IC的Vcc端的连线每单位长度的阻抗
 
  单位长度电感 L’ = 5nH/cm
 
  单位长度电容 C’ = 0.8pF/cm
 
  单位长度电阻 R’ = 0.01Ω/cm
 
  电源线先到达第一个旁路电容CB(Figure4右边的Lb,Rb,Cb),它的等效电路由以下构成:
 
  电容Cb = 0.1uF(典型值)
 
  引线电感Lb = 2nH(表贴封装)
 
  电阻损耗Rb = 0.2Ω
 
  从这里再引一段长线(5cm)到下一个旁路电阻CB(Figure4中间的Lb,Rb,Cb),这段线和电容也可以像上面用一个等效电路来表示,由如下元件组成:
 
  电感Ln = 5uH
 
  电容Cn = 0.1uF
 
  电阻Rn = 50Ω
 
  用SPICE仿真这个电路,假定IC的输出没有接负载,即开路。Figure 5所示是计算后的电流波形,参数定义如下:
 
  ICC:VCC到IC的电流
 
  IC1:第一个旁路电容的电流
 
  IC2:第二个旁路电容的电流
 
电磁兼容和高速数字电路设计
  ICC的波形指出了前面提到的电流峰值大约15mA,从前面的讨论可知旁路电容基本上不能消除这个脉冲。实际上,由引线电感(主要是IC的封装)和CB构成的谐振回路会引起电流IC1的增加,电流IC2的的主要部分通过电源线转移,流入下一个CB。
 
  从电路的EMC的观点来看,CB不能显著减小辐射干扰。实际中常用的长的电源线和它们所围成的相对很大的面积构成了有效的天线,在一定的频段向外辐射干扰。
 
  为改善电路的性能,首先要采取措施保证对图Figure5电流进行限制,这不能单凭CB做到。因为以IC的封装为主及电容的连线所造成的电感导致的干扰,不能通过仅并联几个不同容值的电容就能解决。更重要的是还要防止电流流到电路的其他部分引起干扰。这些可以通过在第一个CB后放置一个电感线圈(磁珠)解决,它对高频信号表现为高阻。在仿真的电路中,假定电感的大小LCH = 1uH,它的阻抗可以通过并联一个50Ω的电阻在高频进行限制。
 
  仿真的结果如Figure 6所示,可以预见的IC引线上的ICC和第一个CB(IC1)上的电流没有变小。但Figure 6显示在电感后面电流(ICH)有减小20dB,这种方法可以显著减小辐射。
 
电磁兼容和高速数字电路设计
  下一个问题是如何在电路板上对元器件进行布局来最大的减小辐射。图7显示了一个建议的电路,IC下面的一块接地的区域接到电路的GND管脚,这片地可以保证IC发散的场的主要部分都会集中在IC和地之间。由于大面积区域的趋肤效应,CB的引线电感被大大减小了,电容是否被放置在正(Vcc)或负(GND)电源附近不再重要,重要的是寄生电感和天线的有效面积被控制的尽可能的小。电感(LCH)应该尽量靠近要抑制干扰的电路部分。
 
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4 对信号线上的干扰抑制
 
  Figure 8给出了信号电流的流向来减小信号线辐射的干扰。在这个电路上,一个门驱动一条负载阻抗Z的线,阻抗由IC的输入电容(CIN = 5pF)和它的几千欧到几兆欧的输入电阻(RIN)组成。到传输一个下降沿,电流从驱动的输出流向漏级,在从漏级通过地线返回信号源,可知连线的电容和接收端的输入电容通过驱动的输出电阻放电。当传输一个上升沿,相反的情况发生了,供电电压源通过驱动的输出电阻给这些电容充电。在这种情况下,这些信号电流同样会表现在电源线上,这也说明了为减小电源线的干扰所采取的措施是有效的。
 
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  Figure 9给出了上面讨论的情况的仿真结果,在这个例子中,IC的输出驱动一条5cm长典型阻抗(ZO = 100Ω)的线,它在末端终接了并联的100kΩ和5pF。作为负载了大电容的结果,在输出VOUT的下降沿电流峰值ICC显著减小了,输出的电容使电压维持在原来的电位(高)一小段时间并阻止电流通过输出级的上一级晶体管(压差为0V)。在上升沿,信号电流IOUT加在输出ICC上。
 
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  串联一个电阻(RS)在输出上可以减小电流,传输线理论指出这个电阻对电路的速度没有不良影响,如果驱动的输出阻抗(本身的电阻加上串联电阻RS)小于或等于它的连线的特性阻抗(Z0 = 70Ω到120Ω)。实际上阻值大约50Ω,所以电流强度大于可以
 
  减少3dB。这个方法需要更多的元件而且只有在同时要减小线上反射的失真时使用。
 
  要采取措施使天线尽量无效,比如使回路围成的面积越小越好。一个有效的方法是使信号回路线平行于信号线(见图10)。(在多层板中,信号线下有连续的地平面可以自动保证这一点。)如果传输的是高频信号(比如时钟信号)或线很长,常使用这种方法。在这种情况下,要确定连线的阻抗(小心反射)。通过对附加的地线的适当的布局,可以减小线之间的串扰。
 
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在技术上和成本上实用的方法是在保证连线尽量的短之外,优先考虑以下几点:
 
  1.时钟线
 
  2.处理器和存储器之间的低位地址线
 
  3.处理器和存储器之间的数据线
 
  所有之间有高速信息交换的IC都要彼此尽量靠近放置以保证连线够短,这经常用于微处理器和它的存储器之间的连线。
 
  下一步是保证天线的面积尽可能的小,例如使信号回路的连线尽可能的靠近相应的信号线。为减小电路板上高速数字电路复杂的连线造成的问题,电路板上的地连线网络是必要的,但网孔只能有几个平方厘米。用这种方法,到地的连线的电感和长度可以被优化。这个技术可以得到短的回路线和小面积的天线。如果减小网格的面积,最终电气上就与多层板中的连续地平面一致。2cm到4cm的水平和垂直地线构成需要的网络结构,所有自由的区域可以用铜填充,再用最短的线连到地电位上。如果地方很大,建议多连几个点。如果正电源线与供电电压紧密相连并通过旁路电容接到地系统上,就不需要网络结构的连接了。
 
  晶体振荡电路需要注意对重要的电流进行分析来决定需要对哪里的干扰进行抑制。由晶体(X)和两个电容(C)构成的三角区形成了并联的谐振电路。晶体类似于一个电感,它的谐振频率略高于晶体的实际谐振频率。在输入和输出测量的三角区的阻抗的典型值是几十个千欧由于晶体的高Q值。当元件大小正确,由于电路的高阻会有一个很小的电流(IO)流过放大器和外面的元件。当然由于输出阻抗没有与晶体理想匹配,作为MOS电路的结果会有一个相反的效应;它也会有几千欧。另外这种电路通常提供的是带有谐波的方波,这样三角区也不再表现为高阻。结果就是放大器会有一个相对大的电流。一种改善的方法是在放大器的输出串联一个电阻(RS)(如Figure 11)。理想情况下,谐振电路的输入的电压波形应该是正弦波。输出被MOS电路的高输入阻抗终接,所以在这种情况下只有很小的电流(II)。
 
  电容C(如Figure 11)在谐振频率只有几百欧的阻抗,所以谐振电路上的电流(IS)要比到这部分电路的连线上的电流大的多。这个环是很重要的,结构要紧凑,连线要短。
 
  Figure 12建议了如何实现这些。两个谐振电路的电容(C)紧靠在晶体(X)旁放置。注意这些元件也要尽量的靠近IC上相应的管脚放置。
 
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  电路板的晶体和电容部分及它们所引起的辐射干扰,主要由开发工程师控制。不过放大器需要连结的地也要尽量靠近IC,比如如果可能的话在放大器旁边。这能保证当IC封装的引线比较长的时候,不可避免的电流回路只构成一小块区域。
 
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